CIRCUITOS DIGITALES II
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA SEGUNDA TAREA DEL CURSO DE CIRCUITOS DIGITALES II
PREGUNTA 1 Diseñar un registro de desplazamiento bidireccional; que permita ingresar datos en modo paralelo de 4 bits; asimismo efectué desplazamiento hacia la derecha ó hacia la izquierda; dependiendo de una señal de control. Solución Empezamos el análisis teniendo en cuenta que nuestros registros serán con los flip flop tipo D. Como el de 4 bits usaremos 4 flip flop de tipo D, además de que la entrada tiene que será paralela, entonces se ha colocado cuatro pulsadores para las entradas. Se necesita de un control que permita desplazar los datos de derecha a izquierda o de izquierda a derecha dependiendo del control. Para lograr esto se debe recordar que para desplazar datos solo conectamos la salida de cada flip flop con la entrada del otro , si es de izquierda a derecha será de menor peso a mayor peso; y si es lo contrario será de mayor a menor peso. Como esto depende de una entrada de control, usamos dos AND cuya entrada será el control en un terminal y el negado de este en otro terminal, a si podremos controlar que sentido se quiere realizar. Pero además debemos hacer ingresar primero los datos en paralelo, por ello se ha colocado una OR de 3 entradas donde se conectan las salidas de las 2 AND y la entrada que corresponda. Se debe tener claro que la entrada solo funciona para cargar el dato, una vez que queramos desplazar los datos será necesario que esta se des active, por ello lo conectamos por medios de buffer de tres terminales y esta conectada a un control que cuando vale 0 hace la carga paralela y cuando vale 1 hace el desplazamiento (de izquierda a derecha o viceversa dependiendo si el control esta en 0 o en 1 respectivamente) Todos los flip flop están conectados de manera síncrona. Este circuito se ha implementado y probado en CIRCUIT MAKER 2000
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PREGUNTA 2 Utilizando IC 74193 y dispositivos de soporte se pide diseñar el circuito digital que permita generar los estados siguientes: 0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,14,13,12,11,10,9,8,7,6,5,4,3,2,1,0 1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,14,13,12,11,10,9,8,7,6,5,4,3,2,1 2,3,4,5,6,7,8,9,10,11,12,13,14,15,14,13,12,11,10,9,8,7,6,5,4,3,2 : : 13,14,15,14,13 14,15,14 15 Y se repite secuencia periódica Solución Vemos que se trata de dos contadores 74193 de los cuales uno estará en modo UP y el otro en DONW y se trata de ir disminuyendo su inicio del UP y su final del DONW, para esto usamos otros dos contadores 74193; además se a implementado un MUX 2 a 1 el cual permite usar el reloj para un contador y cuando este llegue a 15 cambia al otro a si el otro empieza a contar. Para ir disminuyendo los topes de cada contador se usa un comparador 7485 con el cual su salida A=B será conectada al habilitador del MUX 2 a 1. UNMSM - FIEE
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Las cargas paralelas también están sincronizadas para evitar algún error en la cuenta El circuito se ha implementado y probado en el simulador CIRCUIT MAKER 2000
PREGUNTA 3 Se tiene un ADC de aproximaciones sucesivas, de n=10bits, siendo el tamaño de salto de 10mV; el circuito dispone de un generador de reloj, cuya frecuencia de salida es f=1MHz. Determinar: a) El tiempo de conversión, considerando una entrada analógica (Muestra de amplitud 8.35V) b) En relación a la pregunta anterior determine el valor digital obtenido después de la conversión (Vo=??) c) Si la salida digital es 0101101011 calcular el valor de la señal de entrada analógica y el tiempo de conversión empleado. Solución Este tema no se desarrollo en clase.
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PREGUNTA 4 En el diseño de un contador síncrono se han obtenido sus ecuaciones de estado de los FLIP FLIPS:
J D =Q´ A . Q´ C + Q´ B K D =Q´ C + Q´ B ´ Q J C =Q A + Q B ⨁ D K C =Q´ A QC +Q B J B =Q´ A ( Q´C + Q´ D ) K B =Q´ A (QC +Q D ) J A =Q´ B . Q´ D +QC ⨁ Q D ´ Q K A =QD + QB ⨁ C
a) Graficar en función al tiempo los estados JA,KA,JB, KB,JC,KC,JD,KD b) Determinar los estados binarios generados por el contador Solución a) Primero se procede asumiendo que el estado inicial es 0 , luego calculamos los valores de Ji y Ki para i=1,2,3,4. Para el primer caso se obtuvo J4=1, K4=0, J3=1, K3=1,J2=0,K2=1,J1=0,K1=1. Luego calculamos los valores siguientes de Q4, Q3, Q2, Q1 usando la tabla de excitación de J y K; luego se procede a realizar los mismos pasos hasta que se repita toda la secuencia Qn 0 0 1 1
Qn+1 0 1 0 1
ESTAD O 1 2 3 4 5 6 7 8 9 10 11 UNMSM - FIEE
J 0 1 X X
Q
Q
D
C
0 1 1 0 1 0 1 0 0 1 0
0 1 0 1 1 1 0 1 0 1 0
K X X 1 0 QB 0 1 1 0 0 0 1 1 0 0 0
QA 0 1 0 1 1 0 1 0 1 0 0
SECUENC JD IA 0 1 15 0 10 1 5 1 13 1 4 1 11 0 6 0 1 1 12 1 0 Página 4
K
JC
KC
JB KB JA
KA
1 1 1 1 0 1 1 0 1 0
0 1 1 0 0 1 1 1 0 1
1 0 1 0 0 1 0 1 0 0
1 1 1 0 1 0 1 1 1 1
D
1 0 1 1 1 1 1 0 1 1
0 0 1 0 0 1 0 1 0 1
1 0 1 1 0 1 1 1 1 0
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Luego vemos que volvió a aparecer el estado 0. b) Los estados binarios generados son: 0, 15, 10, 5, 13, 4, 11, 6, 1, 12
PREGUNTA 5 Un sistema digital presenta las características siguientes: A15-A0: Bus de direcciones D7-D0: Bus de datos ´ : Señal de lectura RD ´ : WR Señal de escritura ´ : Requerimiento de memoria MREQ Diseñar un circuito digital para efectuar las funciones siguientes: a) Escritura de datos D7D6D5D4D3D2D1D0 =00000000h a un banco de memorias usando IC 2114 (4) en todas las direcciones del banco de memoria b) Lectura de datos en el banco de memorias, indicadas en el ITEM anterior. Comparando los datos leídos con los datos escritos; si son diferentes mostrar en un LED “rojo” que existe error en la memoria c) Repetir el diseño indicado en a) y b) considerando datos D7D6D5D4D3D2D1D0=11111111h Solución Vamos a usar dos 2114 y cuatro contadores 74193 y un integrado 74245 como son 16 entradas tendremos en total 65535 direcciones. Ademas el circuito cuenta con un codificador de entrada BCD El circuito cuenta con lectura, escritura y con requerimiento de memoria El circuito final sera implementado en PROTEUS ISIS
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PREGUNTA 6 Diseñar un sistema temporizador digital programable de un canal, con las características siguientes: a) Rango de operación hasta 23horas 59 minutos b) Disponga de panel de display (2 displays para horas y 2 displays para minutos) c) Luego de la programación de la temporización en un tiempo de 5 minutos todos los segmentos del display deben apagarse y solo deben quedar encendidos los puntos de los displays d) Debe tener una señal de control para visualizar el tiempo programado. Solución El circuito final lo implementaremos en CIRCUIT MAKER 2000 Empezamos el analisis observando que al ser 4 displays para los minutos y horas , entonces usaremos cuatro contadores BCD 74LS190. Para el primer digito (el menos significativo) se usara un contador que cuente normalmente del 0 ´ la cual genera un flanco de subida al 9. Una vez que llegue a 9 este cuenta con una salida RS cuando el contador pase del estado 9 al 0. Este flanco de subida lo podemos usar como reloj para el segundo contador. En este contador necesitamos que solo cuente del 0-5 ( pues los minutos maximo llegan a 59) , entonces usamos el artificio de conectar una compuerta NAND en la salidas del contador de modo que salga un valor de “0” . En el momento que el contador quiera pasar al estado 6 (0110) en ese momento el NAND estara conectados de tal forma que tome los dos “1” y asi podamos obtener el 0 y conectarlo a la carga ´ ) la cual registra el valor inicial ( A los 4 contadores se le inicializo con 0000). paralela ( PL Ademas sabemos que cuando llegue a 59min, el horario debe contar 1hora , por ello usaremos la salida de la NAND tambien como flanco de subida colocandole en serie una puert inversora. El tercer contador debe contar del 0-9 y cuando ya halla pasado dos veces por el 9 , solo debera contar hasta el 3 (pues la unidad del horario maximo llega a 23). El ultimo solo l debe contar del 0-2 Hasta hay tendriamos un temporizador simple que cuenta hasta 23h59min, pero ahora tendremos que cumplir con las especificaciones que exige el problema, entonces Para que podamos programarlo colocaremos pulsadores a las entradas, y estos estarán conectados a la entrada de un comparador (En total se tendrán 4 comparadores y 16 pulsadores) de tal forma que se pueda comparar con el tiempo que transcurre en nuestro temporizador y cuando coincidan ocurra el suceso que se pide. Nótese que los 4 números tienen que ser iguales en cada comparador y ese es el único caso que ocurre y el de interés, por ello usaremos una compuerta AND de 4 pines para que en ese único caso su salida sea “1”. Ahora tenemos que hacer que luego de 5 minutos se apaguen todos los segmentos y a la vez se enciendan los puntos de cada display (Cada display posee un solo punto)
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Para apagar todos los segmentos simplemente cada display no deberá recibir señal alguna, por ello usaremos buffer de tres estados para conectar las salidas de los decodificadores a los display, en total se cuenta 28 buffer de tres estados. El objetivo sería que todos los pines habilitadores de los buffer los conectemos y hacer que aparezca un 1 (Pues este buffer solo deja pasara información con 0). Pero además tenemos que recordar que esto ocurrirá siempre que pasen 5 minutos de la programación, entonces colocamos otro contador 74LS190 el cual tendrá su reloj compartido con el primer contador de menor cifra significativa. Ahora debemos tener en cuenta que solo en ese caso el contador debe empezar a funcionar, por ello a la salida de la AND se coloca esta como reloj de un FLIP FLOP del tipo D, cuya entrada estará a nivel 1 lógico. A si con solo ese flanco de subida comenzara a contar. Como solo son 5min este contador contara hasta 5, entonces hacemos el artificio con la puerta AND y cuando sea el estado 6 (0110) en ese momento se tendrán que apagar los segmentos y quedarse allí hasta que el usuario lo desee. Entonces con solo conectar la salida de la AND no bastara pues solo será 1 en un único caso, entonces aprovechamos que se presenta esta salida como un flanco de subida usamos un FLIP FLOP del tipo D el cuya entrada estará a 1 lógico para que cada vez que reciba un flanco de subida sea 1 y justamente el reloj de este FLIP FLOP será la salida de la AND. Con esto se logra el objetivo, pero el circuito también debe disponer de un CONTROL para poder apreciar la hora grabada en los displays. Entonces debemos de guardar la hora que grabamos, para ello podemos colocar otros 4 decodificadores en las entradas del comparador y además de que cada entrada también poseer buffer de 3 estados, de modo que cuando se active el control todos los datos se activan. Colocamos en el mismo nodo estas entradas pues cuando estemos en este caso los otros estarán des habilitados. Finalmente se unió todos los PL y lo convertimos en un control de RESET, el cual sirve para resetear el circuito
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PREGUNTA 7 Se tiene 4 registros A,B,C,D cada uno de 4 bits. Diseñar el circuito mediante el cual se realice la transferencia de datos entre 2 registros
Solución Como son 4 registros y queremos transferir datos de 2 a 2 (Tener en cuenta que transferir datos de A → B no es lo mismo que de B → A) tendremos en total 12 maneras diferentes de realizar este proceso, pues C24=12 . En este problema usaremos 12 controles, de los cuales cuando uno este en 1 se realizara los procesos que se describen en la tabla siguiente: S1
S2
S3
S4
S5
S6
S7
S8
S9
1 0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0 0 0
0 0 0 0 0 1 0 0 0 0 0 0
0 0 0 0 0 0 1 0 0 0 0 0
0 0 0 0 0 0 0 1 0 0 0 0
0 0 0 0 0 0 0 0 1 0 0 0
S1 0 0 0 0 0 0 0 0 0 0 1 0 0
S1 1 0 0 0 0 0 0 0 0 0 0 1 0
S1 2 0 0 0 0 0 0 0 0 0 0 0 1
Transfere ncia A→B A→C A→D B→A B→C B→D C→A C→B C→D D→A D→B D→C
El circuito final se a implementado en el simulador CIRCUIT MAKER 2000 Los registros A,B,C, D tanto entradas como salidas están conectadas a los otros registros , por medio de una puerta OR de 3 pin para evitar errores. Cada registro tiene 12 puertas AND para conectar a los 3 registros restantes (4 entradas pues son de 4 bits), además la otra entrada del AND son los interruptores del 1 al 12 y siempre y cuando uno y solo uno sea 1 ara la respectiva función de la tabla anterior
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PREGUNTA 8 Se dispone de 10IC 2114 (1Kx4b); 4 IC 2732 (4KB). Considerando que se tiene un sistema administrador de memoria con bus de direcciones de 16 bits (A15-A0) Bus de datos de 8 bits (D7-D0) ´ Señal de lectura/escritura R/ W ´ Señal de ciclo de memoria MEM Diseñar el circuito digital para administrar las memorias 2114 y 2732 a) Realizar mapeo de direcciones b) Diseño del circuito de soporte Solución Para la memoria 2114 nos piden 10 IC: 1kx4bits Ya que este integrado solo tiene 4 bits de salida, necesitamos 2 de ellos para obtener 8 bits. Si tenemos solo 10 integrados, quiere decir que solo habrá 5 intervalos de almacenamiento. Mapeo de direcciones: ESTAD O 0 1023
A1 5 0 0
A1 4 0 0
A1 3 0 0
A1 2 0 0
A1 1 0 0
A1 0 0 0
A 9 0 1
A 8 0 1
A 7 0 1
A 6 0 1
A 5 0 1
A 4 0 1
A 3 0 1
A 2 0 1
A 1 0 1
A 0 0 1
1024 2047
0 0
0 0
0 0
0 0
0 0
1 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
2048 3071
0 0
0 0
0 0
0 0
1 1
0 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
3072 4095
0 0
0 0
0 0
0 0
1 1
1 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
4096 5119
0 0
0 0
0 0
1 1
0 0
0 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
HEX 0000 h 03FF h 0400 h 0700 h 0800 h 0BFF h 0C00 h 0FFFh 1000 h 13FF h
A15, A14 y A13, están siempre en 0, por eso se colocará hacia la entrada de habilitación del decodificador Vamos a usar un total de 10 IC RAM, decoder de 3 a 8. El circuito se simulara en PROTEUS ISIS
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Para el 2732 nos piden 4 IC: 4kx8bits Este integrado tiene 8 bits de salidas, pues se necesitará solo un integrado para el propósito. Si tenemos 4 integrados, quiere decir que habrá 6 intervalos de almacenamiento. Mapeo de direcciones: ESTAD O 0 4095 4096 8191
A1 5 0 0 0 0
A1 4 0 0 0 0
A1 3 0 0 0 0
A1 2 0 0 1 1
A1 1 0 1 0 1
A1 0 0 1 0 1
A 9 0 1 0 1
A 8 0 1 0 1
A 7 0 1 0 1
A 6 0 1 0 1
A 5 0 1 0 1
A 4 0 1 0 1
A 3 0 1 0 1
A 2 0 1 0 1
A 1 0 1 0 1
A 0 0 1 0 1
8192 12287 12288 16383
0 0 0 0
0 0 0 0
1 1 1 1
0 0 1 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
0 1 0 1
Solo necesitamos 4 registros , un decodificador de 3 a 8 La simulación se realizara en CIRCUIT MAKER 2000 UNMSM - FIEE
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HEX 0000h 0FFFh 1000h 1FFFF h 2000h 2FFFh 3000h 3FFFh
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PREGUNTA 9 Dado el circuito de la figura, formado por un registro de 4bits y una ROM de 16x3, se pide responder lo siguiente: UNMSM - FIEE
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a) El circuito representado ¿es una maquina de Mealy o de Moore? Discuta brevemente en qué te basas para realizar tu afirmación. b) Rellena la tabla de transición de estados del circuito, explica qué función realiza el circuito y defínelo. Representa el funcionamiento del circuito mediante su diagrama de estados. c) Explica la secuencia de señales que activarías para hacer que el sistema comience a operar desde el estado 0 y evolucione hasta el estado 5, dibujando las formas de onda de las señales del circuito, incluido el reloj. ¿Cuál es el mínimo número de ciclos de reloj que se necesitarían? d) Materializa el circuito mediante el numero adecuado de biestables de tipo SR y puertas lógicas básicas e) Materializa el circuito escogiendo el tipo de biestables y módulos y puertas básicas combinacionales que prefieras.
Solución a) Este circuito posee 16 estados y cada estado tiene su propia salida , por ende es una maquina de Moore
b) Tabla de transición de estados
S0
Y3 0
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Y2 0
Y1 0
SB 0
Y’2 0
Y’1 0
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Y’0 1
SB X
Z2 0
Z1 0
Z0 1
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S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15
0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
1 0 0 1 1 1 0 1 0 1 0 0 1 0 1
1 1 0 0 1 0 0 1 1 1 1 0 0 1 0
0 1 0 0 1 1 1 0 0 1 1 0 0 0 1
X X X X X X X X X X X X X X X
1 0 0 1 1 1 0 1 0 1 0 0 1 0 1
1 1 0 0 1 0 0 1 1 1 1 0 0 1 0
Diagrama de estados
c) Análisis Para lograr este objetivo simplemente conectaremos a las entrada Q3n Q2n Qn SB otra entrada adicional que este inicializada n el estado 0011, ya que en este estado inicia en 0000. UNMSM - FIEE
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0 1 0 0 1 1 1 0 0 1 1 0 0 0 1
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Para este usamos 4 buffer con deshabilitador de tal forma que cada uno este conectado dos a fuente y dos a tierra (0011). Y además el conector estará conectado a un circuito RC para que en un pequeño tiempo el condensador se cargue y luego se deshabilite dejando pasar las salidas de la ROM
d) Por medio de FF-RS
S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15
Q3n
Q2n
Qn
SB
R3
S3
R2
S2
R1
S1
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
X 0 X X 0 0 0 X 0 1 0 1 1 0 1 0
0 1 0 0 1 1 1 0 X 0 X 0 0 X 0 X
X 0 0 X 1 0 1 1 0 0 0 0 1 1 0 1
0 1 1 0 0 X 0 0 1 1 1 1 0 0 X 0
0 X 0 1 X 0 0 0 X X 0 0 X X 1 0
1 0 1 0 0 1 X X 0 0 X X 0 0 0 X
Para R3
Q (¿¿ 2 n ⨁ SB) R 3=Q3 n ¿
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Q3n+ 1 0 1 0 0 1 1 1 0 1 0 1 0 0 1 0 1
Q2n+ 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 1 0
Qn+ 1 1 0 1 0 0 1 1 1 0 0 1 1 0 0 0 1
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Para S3
´ S 3=Q´3 n .(Q 2 n . SB+SB . Q´ n )
Para R2
´ Q´3n +Q3 n Q´ n) R 2=Q2 n (Qn SB+. SB
Para S2
S 2=Q´2 n (Qn ⨁ SB)
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Para R1
´ Q´3 n . Q´2 n . SB R 1=Q3 n Q2 n SB+
Para S1
S 1=Q´3 n (Q 2 n ⨁ SB)
e) Por medio de FF-JK Para el 3er FF-JK
´ Q 3 n+1=Q´3 n ( SB ⨁´ Q 2 n)+Q 3 n (Q 2 n SB+Q n SB)
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J 3=( SB ⨁´ Q2 n ) ´ ´ n SB) K 3=( Q2 n SB+Q Para el 2do FF-JK
´ Q´3 n . Q´ n SB) Q2 n+1=Q´2 n ( SB ⨁ Qn+ Q3 n)+Q2 n (Q3 n Q n SB+
J 2=SB ⨁Qn +Q3 n ´ ´Q´3 n . Q´ n SB) K 2=(Q 3n Qn SB+
Para el 1er FF-JK
´ . Q´2 n )+Qn (Q2 n SB+Q ´ Qn+1= Q´ n ( Q´3 n Q2 n + SBQ3 n + SB n SB)
Por algebra de boole. + SB+ Q´2 n Q ´ ´ ´ Q3 n ¿ (¿ ¿ 2 n+Q3 n+ SB )+Qn (Q2 n SB+Q n SB) Qn+1=Q´ n ¿
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+ SB+ Q´2 n Q ¿ ´ Q´3 n ¿ (¿ 2n+ Q3 n+ SB¿) J 1=¿ ´ ´ n SB K 1=Q2 n SB+Q
PREGUNTA 10 Para las tablas de estados mostrados, determinar: i) El tipo FSM que corresponde. ii) Desarrollar el grafo correspondiente. iii) Diseñar los circuitos FSM, en cada caso., utilizando : a) Flip Flops JK b) Flip Flop T.
Solución
CASO 1
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Del diagrama sintetizado se observa: Posee 4 estados Posee una sola entrada Mapa de transición (0, A)=B (1, A)=C (0, B)=A (1, B)=D (0, C)=B (1, C)=B (0, D)=A (1, D)=D Mapa de estados EST
Q2n
Qn
X
Y
Q2n+ 1
1
0 1 2 3 4 5 6 7
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 1 1 0 1
0 1 0 1 0 0 0 1
1 0 0 1 1 1 0 1
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Qn+
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Por MK:
Y=XQn+Q2n Q´ n i) ii)
Vemos que la salida Y depende de la entrada X , entonces el FSM es el modelo MEALY Grafo del circuito
iii)
Circuito final
a) Por FF-JK
Q2n+1= Q´2 n X+ Q2nQnX J2 =X K2= Q ´n X
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Qn+1= Q´ n (Q2n+ X´ )+ QnX J1= Q2n+ X´ K1= X´
CASO 2
Del diagrama sintetizado se observa: Posee 4 estados Posee dos entradas
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CIRCUITOS DIGITALES II
Mapa de transición (00, A)=A (01, A)=D (10, A)=A (11, A)=D (00, B)=D (01, B)=B (10, B)=D (11, B)=D (00, C)=A (01, C)=C (10, C)=D (11, C)=D (00, D)=D (01, D)=D (10, D)=A (11, D)=D Mapa de estados EST
Q2n
Qn
X2
X1
Y
b
Qn+
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0
0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1
0 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1
1
Por MK:
UNMSM - FIEE
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CIRCUITOS DIGITALES II
Y =Q´2 n Qn X´ 2 X 1+Q2 n Q´n . X´ 2 X 1 = X´ 2 X 1 (Qn Q 2n )
i) ii)
Vemos que la salida Y depende de la entrada X , entonces el FSM es el modelo MEALY Grafo del circuito
iii)
Circuito final Para FF-JK
´ X2) Q2n+1= Q´2 n (Qn X´ 1 +QnX2+X1 Q´ n ) +Q2n(Qn X´ 2 +X1+ Qn
UNMSM - FIEE
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CIRCUITOS DIGITALES II
J2= QnX2+X1Qn K2=
X´ 1 . Qn´X 2
Q+1= Q n ( Q´2 n + X´ 2 + X1)+ Q´ n ( Q´2 n X1+ Q2n X2) J1= Q´2 n X1+ Q2n X2 K1= Q2nX2 X´ 1
CASO 3
UNMSM - FIEE
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CIRCUITOS DIGITALES II
Del diagrama sintetizado se observa: Posee 5 estados Posee una sola entrada
Mapa de transición (0, A)=C (1, A)=A (0, B)=B (1, B)=A (0, C)=D (1, C)=C (0, D)=D (1, D)=B (0, E)=C (1, E)=A Mapa de estados EST 0 1 2 3 4 5 6 7 8 9
Q3n 0 0 0 0 0 0 0 0 1 1
Q2n 0 0 0 0 1 1 1 1 0 0
Qn 0 0 1 1 0 0 1 1 0 0
X 0 1 0 1 0 1 0 1 0 1
Y 0 0 0 0 1 1 0 0 1 0
Por MK: UNMSM - FIEE
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Q2n+
Qn+
1
1
1 0 0 0 1 1 1 0 1 0
0 0 1 0 1 0 1 1 0 0
CIRCUITOS DIGITALES II
Y=Q3n X´ + Q2 n Q´ n i) ii)
Vemos que la salida Y depende de la entrada X , entonces el FSM es el modelo MEALY Grafo del circuito
iii)
Circuito final Para FF-JK
UNMSM - FIEE
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CIRCUITOS DIGITALES II
´ ) +Q2 n ( X´ + Q´ n) Y =Q´2 n ( Q3 n X + Q´3 n . Q´ n . X ´ J2= Q3 n X+ Q´3 n . Q´ n . X
K2=XQn
´ Q 2n )+Qn ( X´ +Q2 n ) Y =Q´ n ( X J1= X´ Q2 n K1=X Q´2 n
UNMSM - FIEE
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CIRCUITOS DIGITALES II
CASO 4
Del diagrama sintetizado se observa: Posee 4 estados Posee una sola entrada Mapa de transición (0, A)=B (1, A)=B (0, B)=C (1, B)=A (0, C)=B (1, C)=D (0, D)=C (1, D)=B Mapa de estados EST
Q2n
Qn
X
Y
Q2n+ 1
1
0 1 2 3 4 5 6 7
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 0 0 0 1
0 0 1 0 0 1 1 0
1 1 0 0 1 1 0 1
Por MK:
UNMSM - FIEE
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Qn+
CIRCUITOS DIGITALES II
Y=XQn i) ii)
Vemos que la salida Y depende de la entrada X , entonces el FSM es el modelo MEALY Grafo del circuito
iii)
Circuito final Para FF-JK
´ 2 n Qn X´ Q2n+1=Q2n (QnX)+ Q ´ J2= Q n X K2= Qn´ X
UNMSM - FIEE
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CIRCUITOS DIGITALES II
Qn+1= Q´ n +Qn Q 2n X J1=1 K1= Q2´n X
CASO 5
Del diagrama sintetizado se observa: Posee 4 estados Posee una sola entrada Mapa de transición
UNMSM - FIEE
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CIRCUITOS DIGITALES II
(0, A)=D (1, A)=B (0, B)=D (1, B)=B (0, C)=C (1, C)=A (0, D)=A (1, D)=C
Mapa de estados EST 0 1 2 3 4 5 6 7
Q2n 0 0 0 0 1 1 1 1
Qn 0 0 1 1 0 0 1 1
X 0 1 0 1 0 1 0 1
Y 1 0 0 0 0 1 0 0
Q2n+
Qn+
1
1
1 0 1 0 1 0 0 1
1 1 1 1 0 0 0 0
Por MK:
Q2 n X ´¿ Y= ´ Qn ¿ i) ii)
Vemos que la salida Y depende de la entrada X , entonces el FSM es el modelo MEALY Grafo del circuito
UNMSM - FIEE
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CIRCUITOS DIGITALES II
iii)
Circuito final Para FF-JK
´ 2n X ´ Q2n+1=Q2n ( Qn´ X )+ Q
J2= X´ K2= Qn X
Qn+1= Q´ n Q2n+QnQ2n J1= Q2n UNMSM - FIEE
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CIRCUITOS DIGITALES II
K1= Q´2 n
UNMSM - FIEE
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