Sumador de 2 Bits

UNIVERSIDAD NACIONAL DE COLOMBIA - SEDE MANIZALES

1

SUMADOR BINARIO DE 2 BITS. Informe de Laboratorio. Docente: Jaime Enrique Arango. Monitor: Monitor: khristian khristian Quintero. Quintero. Daniel Felipe Diaz Cortes 812016 Carlos Daniel Osorio Quirama 812043 Hernan Alonso Calderon 212081 Sistemas Digitales Universidad Nacional de Colombia Sede Manizales 13 de octubre de 2013

implements ts a one-bit one-bit binary binary adder, adder, Abstract— This lab implemen using using the inform informati ation on given given in the guide. guide. Also Also should should design design a two-bit two-bit binary adder, adder, four four inputs, inputs, two outputs and a carry. These two adders are implemented using only AND and OR gates with two inputs, and NOT gates. de Karnaugh, Karnaugh, Compuertas Compuertas L ogio´ gicas, Sumador Binario, Tabla de Verdad, Acarreo. Mapas Index Terms— Mapas

I.

O BTJETIVOS

Identificar las diferentes fases del proceso general de diseño no e implementación on de un circuito lógico ogico combinacional. Conocer el funcionamiento de un sumador binario, de tal forma que se implemente uno de un bit y otro de dos bits. Reconocer las diferentes formas de implementar un sumado sumadorr binar binario io y con base base a este este conoci conocimi mient ento o ser capaz capaz de plantear plantear la impleme implementaci ntación o´ n de otros circuitos logicos o´ gicos afines. Aplicar el m´ metodo e´ todo de mapa de Karnaugh para la simplificaci´ simplificacion o´ n de expresiones booleanas. II. II .

´ I NTRODUCCI ON

Lo que que se expl explic icar araa en este este info inform rmee es el proc proces eso o mediante el cual fue hecho el an alisis a´ lisis de un sumado sumadorr binario de dos bits, adem as a´ s de como se realizo su dise no, n˜ o, tambi´ tambien e´ n hablaremos sobre conceptos relacionados con el desarrollo de este tipo de dispositivos. III.

´ D ESCRIPCION

(Tod (Todos os los los elem elemen ento toss nomb nombra rado doss en esta esta secc seccii on o´ n ser´ seran a´ n refere referenci nciado adoss en la secci sección o´ n de procedim procedimient iento.) o.) La primera parte de la pr´ pr actica a´ ctica consiste consiste en realizar realizar el montaje de un sumador binario de un bit, cuya tabla de verdad y diagrama esquem atico a´ tico son proporcionados por la gu´ıa. ıa. Este sumador tiene dos entradas, cada una de un

bit para las cantidades que se suman y dos salidas de un bit cada una para representar la suma y el acarreo. Todos los montajes de este laboratorio utilizan unicamente u´ nicamente los CIs de referencia referencia 74LS04 (compuertas (compuertas NOT), NOT), 74LS08 74LS08 (compuertas AND) Y 74LS32 (compuertas OR), un dip switch para el control de las entradas y LEDs a la salida para la visualiz visualizaci´ ación o n de los los bits bits de los los resu result ltad ados os de las opera operacio ciones nes.. Luego Luego de haber haber realiz realizado ado el an´ analisis a´ lisis del diseño, no, la implementación on y la verificación on del funcionamie cionamiento nto de este primer primer circuito, circuito, prosegu proseguimos imos con la segunda parte. La segunda parte consiste en realizar el dise diseno n˜ o y la implem implement entaci ación o´ n de un sumado sumadorr binari binario o de dos bits (cuatro bits de entrada que representan dos suma sumand ndos os de dos dos bits bits cada cada uno uno y tres tres bits bits de sali salida da,, dos dos para para la suma suma y uno uno para para el acar acarre reo) o).. Se proc proced edee con la construcci on o´ n de la tabla de verdad, de esta tabla se obtienen las expansiones en minterminos, las cuales se simp simpli lific fican an con con el metodo e´ todo de mapa mapa de Karnau Karnaugh gh.. Las expresio expresiones nes simplifica simplificadas das se represent representan an mediante mediante un diagrama esquem´ esquematico. a´ tico. Terminado el dise no n˜ o se realiza el montaje y se verifica el funcionamiento. IV.

P ROCEDIMIENTO

Primero se realizo el montaje del sumador binario de un bit para el cual se tienen 2 entradas A y B y dos salidas X y Y para dicho sumador tenemos la tabla de verdad (Figura 1), su respectivo mapa de Karnaugh con las expresiones en minterminos y su simulaci on o´ n (Figura 4).


2

Para finalizar tenemos la simulaci o´ n del sumador de 1 bit en el momento en que tenemos las dos entrada en 1 (5 voltios) (Figura 4):

Fig. 1. Tabla de Verdad Sumador de 1 bit.

A continuacio´ n tenemos el mapa de Karnaugh para la variable X (Figura 2):

Fig. 4. Simulació n Sumador de 1 bit.

Ahora se realizo el dise n˜ o de un sumador de 2 bits, para el cual se tienen 4 entradas A,B,C y D y 3 salidas X,Y y Z para dicho sumador tenemos la tabla de verdad (Figura 5), su respectivo mapa de Karnaugh con las expresiones en minterminos y su simulaci o´ n.

Fig. 2. Mapa de Karnough Variable X.

Expresión en minterminos para la variable X:

x (A, B ) = S m (3) x = AB A continuacio´ n tenemos el mapa de Karnaugh para la variable Y (Figura 3):

Fig. 5. Tabla de Verdad Sumador de 2 bits.

A continuación tenemos el mapa de Karnaugh para la variable X (Figura 6):

Fig. 3. Mapa de Karnough Variable Y.

Expresión en minterminos para la variable Y:

y (A, B ) = S m (1, 2) y = AB  + A B


Expresión en minterminos para la variable X:


x (A , B , C , D) = S m (7, 10, 11, 13, 14, 15) x = ABD + ABC + BC D + AB  C x = ABD + BC D + AC

3

en tres imágenes distintas, una para la salida de cada variable: A continuación mostraremos la etapa de la simulación que corresponde a la salida de la variable X (Figura 9):

A continuacio´ n tenemos el mapa de Karnaugh para la variable Y (Figura 7):


A continuacio´ n mostraremos la etapa de la simulaci o´ n que corresponde a la salida de la variable Y (Figura 10): Fig. 7. Mapa de Karnough Variable Y.

Expresión en minterminos para la variable Y:

y (A , B , C , D) = Sm (2, 3, 5, 6, 8, 9, 12, 15) y = A  B  C + A CD  + AC  D + AB  C  + A BC  D + ABCD A continuación tenemos el mapa de Karnaugh para la variable Z (Figura 8):

Fig. 10. Mapa de Karnough Variable Y.

A continuacio´ n mostraremos la etapa de la simulaci o´ n que corresponde a la salida de la variable Z (Figura 11):

Fig. 11. Mapa de Karnough Variable Z. Fig. 8. Mapa de Karnough Variable Z.

Expresión en minterminos para la variable Z:

z (A , B , C , D) = S m (1, 3, 4, 6, 9, 11, 12, 14) z = B  D + BD  Para finalizar tenemos la simulaci o´ n del sumador de 2 bits ya que esta es demasiado grande la mostraremos

Y todas estas entradas son alimentadas por el siguiente DipSwitch (Figura 12):


4

Fig. 13. Tabla de Verdad Restador Binario.

Fig. 12. Alimentación Sumador Binario.

V.

C UESTIONARIO

1. ¿Que es un semisumador binario? R/Un semisumador binario es un circuito l o´ gico que realiza la operación de la suma, teniendo en cuenta a la entrada los bits de entrada y a la salida los bits de salida y un acarreo. A diferencia del sumador completo, el semisumador no tiene un acarreo a la entrada. Los sumadores realizados en esta pr a´ ctica en realidad son semisumadores. 2. ¿Que es el codigo GRAY y para que se utiliza? R/El código GRAY es un sistema de numeraci o´ n binario construido a partir del c o´ digo binario convencional en el que cambia un solo bit a la vez en cada transici o´ n. En la actualidad, el co´ digo Gray se emplea como parte del algoritmo de dise n˜ o de los mapas de Karnaugh, los cuales son, a su vez, utilizados como ”herramienta de dise n˜ o.en la implementacio´ n de circuitos combinacionales y circuitos secuenciales. La vigencia del c o´ digo Gray se debe a que un disen˜ o digital eficiente requerirá transiciones más simples y rápidas entre estados lógicos (0 o ´ 1). 3. ¿Cual es el postulado del algebra booleana? R/El a´ lgebra booleana es un sistema algebraico definido en un conjunto B, el cual contiene dos o m a´ s elementos y entre los cuales se definen dos operaciones denominadas ”suma u operacio´ n OR”(+) y ”producto o multiplicaci o´ n u operación AND”(.). 4. Basándose en el conocimiento del sumador explique que detalladamente lo necesario para disenar un restador completo. R/Para diseñar un restador binario completo de n bits, primero se debe dise n˜ ar un restador binario completo de un bit. Un restador binario completo de un bit, tiene en las entradas un bit para el minuendo(x), un bit para el sustraendo (y) y un bit para el pr e´ stamo inicial (Po). A la salida tiene un bit para la diferencia(R) y un bit para el préstamo que se realiz o´ (P). Se construye la tabla de verdad (Figura 13): De la tabla de verdad se encuentra la expansió n en

mintérminos y posteriormente se simplifica algebraicamente o usando mapas de karnaugh. Esta simplificación se implementa y tenemos el restador binario completo de un bit. Si lo necesitamos de n bits, concatenamos n sumadores binarios completos de un bit. La concatenación se realiza a través de los terminales de préstamo inicial (Po) y préstamo que se realiz o´ (P). VI.

C ONCLUSIONES

El proceso general para disen˜ ar esta clase de circuitos lógicos consiste en primero determinar las entradas y salidas del circuito, con esta informaci o´ n generar una tabla de verdad, de la tabla obtener la expansión en minterminos o maxterminos, esta expansión se simplifica algebraicamente o usando el método de mapa de Karnaugh, y finalmente la expresión booleana resultante se representa con un diagrama esquemático. Luego de realizar los dos montajes y partiendo de un disen˜ o correcto, determinamos que las principales causas de mal funcionamiento de este tipo de circuitos asociados al montaje se generan o por mal funcionamiento del dip swith, o porque una compuerta no funciona o porque se realizó una conexio´ n errónea. Los circuitos lógicos implementados en este laboratorio, por razones de estudio, se hicieron con solo compuertas NOT y compuertas AND y OR de dos entradas, lo cual genera un montaje con numerosas conexiones. Estos mismos circuitos se pueden implementar con menos compuertas de otro tipo que reducen taman˜ o, costo y conexiones. Reduciendo el número de compuertas se minimiza el riesgo de mal funcionamiento asociado a compuertas defectuosas y reduciendo el nu´ mero de conexiones se minimiza el riesgo de mal funcionamiento asociado a conexiones erróneas.

R EFERENCES [1] TOCCI, Ronald J. y WIDMER, Neal S. Sistemas digitales. Principios y aplicaciones. México, Pearson Educación, 2003. [2] http://personales.unican.es/manzanom/Planantiguo/ EDigitalI/SumG 50 8.pdf.

Sumador de 2 Bits

Recommend Documents